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FPGA异步FIFO设计中的问题与解决办法 免费猫

发布时间:2020-02-17 13:31:23 阅读: 来源:端子机厂家

FPGA异步FIFO设计中的问题与解决办法 - FPGA/CPLD - 电子工程网

双端口RAM存储器具有独立的读写端口。如果用一个单端口RAM存储器实现异步FIFO,还应该包含一个仲裁器来保证同一时刻只能有一种操作(读或写操作)。本文选择的双端口RAM并不一定是真正的双端口,只要有独立的读写端口即可。读写控制逻辑由加法计数器构成,实现读写地址的自动加1功能。空/满标志位的产生逻辑给系统提供空(empty)和满(full)信号。

2 异步FIFO设计中的问题与解决办法

2.1 亚稳态问题

在含有触发器的电路中往往会出现亚稳态问题。亚稳态会使异步FIFO的读写地址发生错误,产生误读或者误写。为此异步FIFO设计中亚稳态问题也是一个比较重要的问题。亚稳态不可能完全消除,只能使其出现的概率降到最低。主要有2种方法来降低亚稳态出现的概率:

①采用触发器冗余方式。即采用多个触发器级联的方式,使本来出现概率为P的亚稳态,其出现概率降低到P2,但这种方式会导致延时增加。

②使用格雷码。格雷码的相临码元之间只有一位发生变化,这就大大地降低了亚稳态出现的概率。本文采用格雷码方式。

2.2 空/满标志位的判断

为保证数据的正确写入和读出,不发生写满和读空操作,怎样判断空/满标志位的产生就成为异步FIFO设计的核心问题。异步FIFO是环形存储的,当读写地址指针相等时,意味着空标志位或者满标志位的产生。但是却不能确定是写满还是读空状态。为解决这一问题,本文将转换为格雷码后的读写地址指针分别经过检测和计数器。每当读写指针遍历一圈(当读写地址指针指向双端口RAM的最后一个地址)时,写计数i加1,读计数j加1。这样写满状态和读空状态的判断就需要同时满足两个条件。下面分别给出写满和读空状态的判断。

①写满状态的判别:当读地址指针等于写地址指针,并且i j时,产生满标志。

②读空状态的判别:当写地址指针等于读地址指针,并且i=j时,产生空标志。

由于空/满标志位产生的结构图对称,故本文只给出满标志位产生的结构图,如图2所示。其中,主数i为写地址指针遍历的圈数,计数j为读地址指针遍历的圈数。

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